耦合電感助ADAS突破瓶頸　提升系統速度與效率(2)

含有NCL結構的新型耦合電感可用來針對有著極低輸出電壓，以及嚴苛負載瞬態規格的應用優化效能。此種分立電感也符合汽車設計對於低高度的要求。此方面選用NCL結構的目的，是盡可能降低漏電，並實現相較於傳統分立電感選項高出4倍瞬態/漣波性能的效益。

CL設計與考量

(承前文)本段提及的應用使用的規格為：輸入電壓V_IN＝5V，輸出電壓V_OUT＝0.8V，切換頻率F_S＝2.1MHz，相位數N_PH＝8。一開始使用DL＝32 nH 以支援快速瞬態，每個電容占據4.2mm × 4.2mm × 4.2 mm的空間。理想情況下，這些參數都可替換為8相耦合電感(CL)。然而h＝4 mm的低高度要求形成一項挑戰，因為這可能使元件過薄和過長，變得無法製造，並且對電路板彎曲的敏感度提高。

因此，CL採用4相式元件。而這也會讓系統配置有更多的彈性。因為目標是更快的瞬態，而CL會有比起始DL電容更小的漣波，產品如亞德諾半導體(ADI)推出的NCL(Notch CL)切口式結構能讓洩漏值L_K最小化^[7、8、10]。NCL0804設計成擁有漏感L_K~17 nH，總電感OCL＝L_M + L_K＝100 nH，相位數N_PH＝4，相位間距為6.9mm/phase，高度最高為h＝4.0 mm。

針對不同設計進行比較的一個好方法，是FOM性能圖^[10]。FOM＝1的DL設計代表穩態與瞬態的電流變化率為1:1。特定尺寸下耦合電感的NCL結構會讓LM/LK 最大化，因此通常會導致最高的FOM^[9]。圖2是FOM比較，開發出的NCL在目標輸出電壓附近的性能高出約4.4倍。

對應的電流漣波比較如圖3所示。在電流漣波與瞬態變化率之間的不同組合，可選用眾多DL值，但開發出的NCL其提升優勢永遠都是4.4倍。而這也對應到比起DL＝32 nH的漣波電流漣波小了2.35倍，而NCL快了1.88倍。2.35×1.88約為4.4，符合FOM＝4.4的預測。另外也可以使用DL＝100 nH來大幅降低電流漣波，使電流漣波比NCL小1.33倍，但NCL則會快 5.88倍，以致NCL對比任何DL會有相同的5.88/1.33約4.4倍的優勢(對於NCLFOM＝4.4)。觀察圖3所示相同NCL的理論FOM，考慮如果N_PH＝8製造可行，NCL相較DL的效能優勢，則會從4.4倍提高到5.8倍，而且在較低的V_OUT輸出電壓下相對差距會更大。

進一步分析，筆者建議開發人員考慮為NCL採用不同的設計。其中一種是將相位安排成並行的兩排，讓磁芯維持低長寬比(長度/高度)，使其有助於簡化製造流程。在此種情境中，NCL可置於電路板的底部，直接置於GPU旁路電容的上方，而功率階段(Power Stages)晶片置於NCL四周。此種方式類似重直電源配送(VPD)的布局，有潛力能改進瞬態與漣波(實質瞬態效率)之間的權衡。然而，必須注意在執行這種改變時，現有的設計與布局會有大幅的異動。未來是否要採用此種方式，則取決於客戶的需求。

實驗結果

將DL＝32 H的電感替換成NCL0804-4就能提升效率，如圖4所示。如此的改良主要歸因於大幅減低的電流漣波(如圖3所示)，導致繞組、功率階段、以及連接線中更低的均方根電流。此外，也會帶來更低的AC交流損耗，如圖5所示。

在此同時，17 nH/phase NCL (圖4b)在瞬態中提供約快1.9倍的電流變化率，並在回饋迴路中普遍改進相位裕度。使用DL＝100 nH (圖4a)來減少電流漣波進而恢復效率，如圖5所示。但此類DL明顯高於允許的4 mm高度，且比已開發的NCL慢了約5.9倍。後者會大幅影響所需輸出電容的數量。結果是確認了相較於分立電感的不同取捨選項，NCL的基礎效能優勢確實符合FOM的預測。

NCL結構增加系統效率

總體而言，目前開發出含有NCL結構的新型耦合電感可用來針對有著極低輸出電壓以及嚴苛負載瞬態規格的應用優化效能。此種分立電感也符合汽車設計對於低高度的要求。此方面選用NCL結構的目的，是盡可能降低漏電，並實現相較於傳統分立電感選項高出4倍瞬態/漣波性能的效益。為搭配已開發NCL的效率，需要使用1.6倍高度(DL＝100nH)的分立電感。然而，此種替代方案的瞬態速度會低5.9倍，大幅影響輸出電容的尺寸與成本。

(本文作者皆任職於ADI，Jon Wallace為資深總監；Issac Siavashani為資深工程師；Alexandr Ikriannikov為研究員)

參考資訊 

[1]Aaron M. Schultz and Charles R. Sullivan. “Voltage Converter with Coupled Inductive Windings, and Associated Methods.” U.S. Patent 6,362,986, March 2001. 

[2]Jieli Li. Coupled Inductor Design in DC-DC Converters. M.S. thesis, Dartmouth College, 2002. 

[3]Pit-Leong Wong, Peng Xu, P. Yang, and Fred C. Lee. “Performance Improvements of Interleaving VRMs with Coupling Inductors.” IEEE Transactions on Power Electronics, Vol. 16, No. 4, July 2001. 

[4]Yan Dong. Investigation of Multiphase Coupled-Inductor Buck Converters in Point-of-Load Applications. Ph.D. thesis, Virginia Polytechnic Institute and State University, July 2009. 

[5]Alexandr Ikriannikov and Di Yao. “Addressing Core Loss in Coupled Inductors.” 

Electronic Design News, December 2016. 

[6]Alexandr Ikriannikov. “Coupled Inductor Basics and Benefits.” Analog Devices, Inc., 2021. 

[7]Alexandr Ikriannikov and Di Yao. “Switching Power Converter Assemblies Including Coupled Inductors, and Associated Methods.” U.S. Patent 11869695B2, November 2020. 

[8]Alexandr Ikriannikov. “Evolution and Comparison of Magnetics for the Multiphase DC-DC Applications.” IEEE Applied Power Electronics Conference, March 2023. 

[9]Amin Fard, Satya Naidu, Horthense Tamdem, and Behzad Vafakhah. “Trans-inductors Versus Discrete Inductors in Multiphase Voltage Regulators: An Analytical and Experimental Comparative Study.” IEEE Applied Power Electronics Conference, March 2023. 

[10]Alexandr Ikriannikov and Di Yao. “Converters with Multiphase Magnetics: TLVR vs CL and the Novel Optimized Structure.” PCIM Europe, May 2023. 

[11]Alexandr Ikriannikov and Brad Xiao. “Generalized FOM for Multiphase Converters with Inductors.” 2023 IEEE Energy Conversion Congress and Exposition, October 2023. 

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